SRAM加固外圍電路設計研究論文

１新型ＤＤＩＣＥ單元設計

１．１讀寫線路分離改進

針對經典ＤＩＣＥ結構讀數據出現的問題，本文提出了分離讀寫線的結構。本結構中，ＷＬ只控制寫時序，此外增加了四個讀管Ｎ８、Ｎ９、Ｎ１０、Ｎ１１，並通過ＲＬ控制讀時序．存儲節點Ｘ１、Ｘ２分別與Ｎ９、Ｎ１０的柵極相連，因而讀數據時，不存在與外界的通路，減少了存儲節點電荷的泄放，避免了外界的干擾［８］．這樣一方面可以降低功耗，另一方面可以防止在讀數據期間存儲值受到破壞，使數據更加穩定．

１．２加延時的新型ＤＤＩＣＥ結構

寫數據時，ＷＬ拉高，相互間隔的存儲節點依然連通，容易受到離子轟擊發生翻轉．經過分析，增加一條延時位線ＢＤ，同時去掉兩個寫管Ｎ５、Ｎ７，保留兩個相間隔的寫管Ｎ４、Ｎ６，並且將Ｎ４、Ｎ６的源極分離開來，分別連至位線Ｂ和延時位線ＢＤ．如圖３所示．由於ＤＩＣＥ的特殊結構，同時改變兩個相互間隔的存儲節點的存儲值，就可以改寫ＤＩＣＥ單元的存儲值．本設計去掉了兩個寫管，只通過兩個寫管Ｎ４、Ｎ６向兩個相間隔的節點Ｘ０、Ｘ２寫入數據來完新型ＤＤＩＣＥ結構成寫任務；ＤＩＣＥ的另一個特性是：同一時刻，只改變四個存儲節點的一個節點值，不會改變整個ＤＩＣＥ單元的存儲值，這也是其抗單粒子翻轉的本質和恢復機制所在．單粒子轟擊產生的ＳＥＴ翻轉脈衝一般小於１ｎｓ，爲了將外界的翻轉脈衝濾除，將位線信號做１ｎｓ延時，輸出到延時位線ＤＢ，延時位線ＢＤ通過寫管Ｎ６連接至節點Ｘ２，位線經過寫管Ｎ４連接至節點Ｘ０．這樣在寫數據時翻轉脈衝不會同時到達節點Ｘ０和Ｘ２，進而不會使整個存儲單元的存儲值發生改變．當向ＤＩＣＥ單元中寫入０時，ＷＬ信號爲高，存儲節點Ｘ０、Ｘ１、Ｘ２、Ｘ３的值分別是０１０１，在寫數據期間如果遇到位線受單粒子干擾產生干擾脈衝ΔＬ，則延時１ｎｓ後ＢＤ也會出現一個ΔＬ的脈衝．Ｂ上的高脈衝到來時，ＢＤ上的脈衝還未到來，考慮最壞情況，Ｘ０節點的值改變爲１，則Ｎ３管導通，進而Ｘ３節點變０；但是受Ｘ０節點控制的Ｐ１管和受Ｘ３節點控制的Ｎ２管截止，Ｘ１、Ｘ２節點的存儲值被鎖住，保持了原來的１０值；干擾脈衝過後，受Ｘ１、Ｘ２的反饋，Ｎ０、Ｐ３保持導通，將Ｘ０節點拉低，Ｘ３節點拉高，恢復爲０１０１；同理ＢＤ的脈衝到來時，Ｂ上的翻轉脈衝已將恢復，Ｘ１、Ｘ２節點值發生翻轉，Ｘ０、Ｘ３值保持，通過反饋Ｘ１、Ｘ２恢復原來的值．由於脈衝寬度小於延時寬度，來自位線的干擾脈衝就不會同時到達節點Ｘ０、Ｘ２，即干擾脈衝不會使ＤＤＩＣＥ單元翻轉．

１．３譯碼電路的`加固

地址譯碼電路是ＳＲＡＭ不可缺少的組成部分，其主要由一些組合邏輯構成，因此容易受到高能粒子的轟擊而產生單粒子瞬態效應ＳＥＴ．在讀寫數據時，如果地址位在譯碼電路中產生翻轉脈衝，則有可能讀出錯誤地址的數據，或將數據寫入錯誤存儲單元，從而對數據造成嚴重的破壞．本文加入了對譯碼電路的加固，即向譯碼電路的輸出端加入濾波單元濾波電路是有一個延時單元和一個ｍｕｌｌｅｒ門以及一個反相器組成．ｍｕｌｌｅｒ門的特性是隻要Ｘ１、Ｘ２不同時爲高或者低電平，輸出端就保持原值不變．

２加固設計仿真

本文采用Ｃａｄｅｎｃｅ的Ｓｐｅｃｔｒｅ仿真軟件對新設計的ＤＤＩＣＥ單元及外圍電路進行了抗單粒子仿真．在半導體集成電路中，受到單粒子轟擊會產生大量的電荷，在電場的作用下形成脈衝電流，通常在仿真中採用向敏感節點注入一定寬度的脈衝電流的方法來模擬單粒子轟擊．

２．１讀數據仿真

ＤＩＣＥ單元的存儲值爲“１”，即各節點值爲“１０１０”．在讀數據期間的３４ｎｓ時刻注入脈衝，使反位線的電位發生翻轉［１４］．而讀寫線路分開的ＤＤＩＣＥ單元，讀數據時反位線與存儲單元隔離，所以在３４ｎｓ時，反位線上的錯誤值並沒有引起存儲單元的翻轉．爲了精確評估ＤＤＩＣＥ存儲單元的抗ＳＥＴ能力，對讀數據期間的抗ＳＥＴ翻轉脈衝效果做了仿真統計，ＳＥＴ脈衝寬度以步進０．１ｎｓ從０．１ｎｓ到１．５ｎｓ分別對ＤＩＣＥ和ＤＤＩＣＥ做了測試。

２．２寫數據仿真

設置在５ｎｓ時開始向被測存儲單元寫入數據“０”，寫週期爲５ｎｓ．正常情況下寫週期結束後，ＤＩＣＥ存儲節點值應該是“０１０１”．在寫週期結束的前受到單粒子轟擊，使寫數據總線產生１ｎｓ的翻轉脈衝［１５］．爲傳統ＤＩＣＥ受到單粒子轟擊時的仿真圖．由於位線Ｂ和反位線ＢＬ同時發生翻轉，四個ＤＩＣＥ存儲節點同時暴露在翻轉的位線與反位線面前與之導通，因而發生了翻轉。

２．３仿真統計

基於ＳＭＩＣ０．１３μｍ工藝，用Ｃａｄａｎｃｅ編輯器對新型ＤＤＩＣＥ單元進行了實現，版圖截圖如圖１０所示．在Ｓｐｅｔｒｃ中搭建仿真環境，對它們讀寫數據功耗以及面積做了對比與經典的ＤＩＣＥ單元相比，新型ＤＤＩＣＥ單元在寫數據時功耗增加了１３．８％，同時面積也增加了１２％，這是因爲新結構讀寫線路分開，增加了兩個管子造成的．但是在讀數據時，新結構存儲節點與大電容的位線分離，使得讀平均功耗下降了１４．９％．雖然讀平均功耗和麪積有所增加，但讀寫時抗ＳＥＴ的能力分別提高了４５０％和３００％，有效地保證了存儲單元動態數據穩定性，達到了設計目的．

３結束語

新型ＤＤＩＣＥ存儲單元在全操作狀態下具有抗單粒子翻轉能力，它採用字線分離技術和位線延時技術，在讀寫狀態下對存儲單元進行了加固．同時對組合電路譯碼單元也進行了濾波加固處理，使ＳＲＡＭ在抗單粒子輻射方面更加全面．通過仿真結果可知，經過改進的ＤＤＩＣＥ單元具有抗小於１ｎｓ翻轉脈衝的能力，實現了全週期下的數據安全存儲與讀寫，很適合應用於設計高可靠性抗輻照的ＳＲＡＭ．